新思科技（Synopsys）最新推出的Compute Express Link（CXL）IP产品组合，旨在应对人工智能基础设施中长期存在的核心瓶颈：内存容量与带宽难以匹配日益增长的模型需求。
该公司近期发布的CXL 4.0 IP产品组合集成了控制器、IDE安全模块、经过硅验证的物理层以及验证IP，全面支持CXL 4.0及更早版本的互连标准。该方案为高性能计算系统提供了统一、可扩展且安全可靠的连接基础。
当前AI热潮已进入推理与智能体应用阶段，对内存的压力持续加剧。新思科技PCIe与CXL IP产品营销经理罗恩·洛曼（Ron Loman）在向《电子工程专辑》介绍时表示，这一瓶颈问题可追溯至2012年。“芯片上的缓存始终不足，可访问的DRAM也一直不够用。”
CXL是一种基于PCIe物理层构建的缓存一致性互连技术，使处理器、加速器与内存设备能够高效通信并共享资源。随着AI工作负载不断突破单颗系统级芯片（SoC）的承载极限，片外资源已成为不可或缺的补充。“你必须走出单芯片范畴，转向多芯片协同架构。”洛曼强调。
CXL 4.0于2025年末正式发布，显著提升了带宽能力——达到128 GT/s，与PCIe 7.0标准对齐，同时保持CXL 3.x级别的低延迟，并拓展了芯片间通信与更大规模解耦设计的容量空间。洛曼指出，带宽提升与端口聚合是CXL 4.0的两大关键特性。
端口聚合机制有效弥补了传统CXL/PCIe在链路规模上的局限：以往单端口最多支持16通道（x16），而通过聚合多个x16链路，四组可提供超2 TB/s带宽，八组则可突破4 TB/s。此外，CXL 4.0支持最多四个重定时器（retimer），有助于在高速率下延长信号传输距离；新增原生x2链路宽度与256字节低延迟优化数据单元（flit），进一步提升有效载荷效率。
值得一提的是，新思科技此次推出的CXL IP可在单一统一架构上兼容CXL 4.0、3.x、2.0及1.x各代协议，实现无缝向后兼容，并集成端口聚合、基于端口的路由及低延迟flit支持等功能。这大幅降低了系统厂商的集成难度与开发周期。
除性能升级外，安全性亦成为CXL在多租户与机密计算场景下的关键考量。新思科技的IDE安全模块提供AES-GCM加密与认证功能，在skid模式下实现零周期延迟开销，同时支持TSP/TDISP协议，并具备FIPS 140-3合规准备能力。“随着PCIe 7与CXL 4的普及，IDE安全模块正获得极高采纳率，”洛曼表示，“用户已充分意识到安全防护的必要性，并开始将其纳入整体规划。”
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CXL 4.0仅是新思科技高性能计算IP战略的一环。其完整产品线还包括面向UCIe、UALink、超以太网及224G/448G以太网PHY的接口IP；内存编译器与逻辑库等基础IP；涵盖根信任（Root-of-Trust）、物理不可克隆函数（PUF）与后量子密码学的安全IP；以及针对加速器与超大规模数据中心SoC预集成的IP子系统。
解耦式计算的落地还依赖于生态成熟度——一个完整的CXL系统需CPU、加速器、SSD、内存控制器、交换芯片及软件栈共同协同。例如，美满电子（Marvell）近期发布的AI内存基础设施方案即体现了该趋势：不仅聚焦芯片级整合，更延伸至内存扩展与池化能力，与新思科技CXL战略高度协同。
洛曼预测，CXL将逐步从基础内存扩展演进至广泛资源共享，最终实现全面解耦计算。“我对CXL的普及前景非常乐观。目前它已迈向更多内存共享阶段；而CXL 4凭借更高带宽，正推动其走向真正的解耦计算架构。”
